168 PIN SDRAM DIMM

168 pin SDRAM DIMM - Dual Inline Memory Module (Unbuffered)


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Pin Non-Parity Parity 72 ECC 80 ECC Opis
1 VSS VSS VSS VSS Ground
2 DQ0 DQ0 DQ0 DQ0 Dane 0
3 DQ1 DQ1 DQ1 DQ1 Dane 1
4 DQ2 DQ2 DQ2 DQ2 Dane 2
5 DQ3 DQ3 DQ3 DQ3 Dane 3
6 VCC VCC VCC VCC +5 VDC or +3.3 VDC
7 DQ4 DQ4 DQ4 DQ4 Dane 4
8 DQ5 DQ5 DQ5 DQ5 Dane 5
9 DQ6 DQ6 DQ6 DQ6 Dane 6
10 DQ7 DQ7 DQ7 DQ7 Dane 7
11 DQ8 DQ8 DQ8 DQ8 Dane 8
12 VSS VSS VSS VSS Ground
13 DQ9 DQ9 DQ9 DQ9 Dane 9
14 DQ10 DQ10 DQ10 DQ10 Data 10
15 DQ11 DQ11 DQ11 DQ11 Data 11
16 DQ12 DQ12 DQ12 DQ12 Dane 12
17 DQ13 DQ13 DQ13 DQ13 Dane 13
18 VCC VCC VCC VCC +5 VDC or +3.3 VDC
19 DQ14 DQ14 DQ14 DQ14 Dane 14
20 DQ15 DQ15 DQ15 DQ15 Dane 15
21 n/c CB0 CB0 CB0 Parity/Check Bit Input/Output 0
22 n/c CB1 CB1 CB1 Parity/Check Bit Input/Output 1
23 VSS VSS VSS VSS Ground
24 n/c n/c n/c CB8 Parity/Check Bit Input/Output 8
25 n/c n/c n/c CB9 Parity/Check Bit Input/Output 9
26 VCC VCC VCC VCC +5 VDC or +3.3 VDC
27 /WE0 /WE0 /WE0 /WE0 Read/Write Input
28 /DQMB0 /DQMB0 /DQMB0 /DQMB0 Byte Mask signal 0
29 /DQMB1 /DQMB1 /DQMB1 /DQMB1 Byte Mask signal 1
30 /S0 /S0 /S0 /S0 Chip selekt 0
31 NC NC NC NC NC
32 VSS VSS VSS VSS Ground
33 A0 A0 A0 A0 Adres 0
34 A2 A2 A2 A2 Adres 2
35 A4 A4 A4 A4 Adres 4
36 A6 A6 A6 A6 Adres 6
37 A8 A8 A8 A8 Adres 8
38 A10 A10 A10 A10 Adres 10
39 BA1 BA1 BA1 BA1 Bank Adress 1
40 VCC VCC VCC VCC +5 VDC or +3.3 VDC
41 VCC VCC VCC VCC +5 VDC or +3.3 VDC
42 CK0 CK0 CK0 CK0 Clock signal 0
43 VSS VSS VSS VSS Ground
44 /DU /DU /DU /DU Don't Use
45 /S2 /S2 /S2 /S2 CHIP SELECT 2
46 /DQMB2 /DQMB2 /DQMB2 /DQMB2 Byte Mask signal 2
47 /DQMB3 /DQMB3 /DQMB3 /DQMB3 Byte Mask signal 3
48 /DU /DU /DU /DU Don't Use
49 VCC VCC VCC VCC +5 VDC or +3.3 VDC
50 n/c n/c n/c CB10 Parity/Check Bit Input/Output 10
51 n/c n/c n/c CB11 Parity/Check Bit Input/Output 11
52 n/c CB2 CB2 CB2 Parity/Check Bit Input/Output 2
53 n/c CB3 CB3 CB3 Parity/Check Bit Input/Output 3
54 VSS VSS VSS VSS Ground
55 DQ16 DQ16 DQ16 DQ16 Dane 16
56 DQ17 DQ17 DQ17 DQ17 Dane 17
57 DQ18 DQ18 DQ18 DQ18 Dane 18
58 DQ19 DQ19 DQ19 DQ19 Dane 19
59 VCC VCC VCC VCC +5 VDC or +3.3 VDC
60 DQ20 DQ20 DQ20 DQ20 Data 20
61 n/c n/c n/c n/c Not connected
62 DU DU DU DU Don't Use
63 CKE1 CKE1 CKE1 CKE1 CLOCK ENABLE SIGNAL 1
64 VSS VSS VSS VSS GROUND
65 DQ21 DQ21 DQ21 DQ21 Dane 21
66 DQ22 DQ22 DQ22 DQ22 Dane 22
67 DQ23 DQ23 DQ23 DQ23 Dane 23
68 VSS VSS VSS VSS Ground
69 DQ24 DQ24 DQ24 DQ24 Dane 24
70 DQ25 DQ25 DQ25 DQ25 Dane 25
71 DQ26 DQ26 DQ26 DQ26 Dane 26
72 DQ27 DQ27 DQ27 DQ27 Dane 27
73 VCC VCC VCC VCC +5 VDC or +3.3 VDC
74 DQ28 DQ28 DQ28 DQ28 Dane 28
75 DQ29 DQ29 DQ29 DQ29 Dane 29
76 DQ30 DQ30 DQ30 DQ30 Dane 30
77 DQ31 DQ31 DQ31 DQ31 Dane 31
78 VSS VSS VSS VSS Ground
79 CK2 CK2 CK2 CK2 CLOCK SIGNAL 2
80 n/c n/c n/c n/c Not connected
81 n/c n/c n/c n/c Not connected
82 SDA SDA SDA SDA Serial Data
83 SCL SCL SCL SCL Serial Clock
84 VCC VCC VCC VCC +5 VDC or +3.3 VDC
85 VSS VSS VSS VSS Ground
86 DQ32 DQ32 DQ32 DQ32 Dane 32
87 DQ33 DQ33 DQ33 DQ33 Dane 33
88 DQ34 DQ34 DQ34 DQ34 Dane 34
89 DQ35 DQ35 DQ35 DQ35 Dane 35
90 VCC VCC VCC VCC +5 VDC or +3.3 VDC
91 DQ36 DQ36 DQ36 DQ36 Dane 36
92 DQ37 DQ37 DQ37 DQ37 Dane 37
93 DQ38 DQ38 DQ38 DQ38 Dane 38
94 DQ39 DQ39 DQ39 DQ39 Dane 39
95 DQ40 DQ40 DQ40 DQ40 Dane 40
96 VSS VSS VSS VSS Ground
97 DQ41 DQ41 DQ41 DQ41 Dane 41
98 DQ42 DQ42 DQ42 DQ42 Dane 42
99 DQ43 DQ43 DQ43 DQ43 Dane 43
100 DQ44 DQ44 DQ44 DQ44 Dane 44
101 DQ45 DQ45 DQ45 DQ45 Dane 45
102 VCC VCC VCC VCC +5 VDC or +3.3 VDC
103 DQ46 DQ46 DQ46 DQ46 Data 46
104 DQ47 DQ47 DQ47 DQ47 Data 47
105 n/c CB4 CB4 CB4 Parity/Check Bit Input/Output 4
106 n/c CB5 CB5 CB5 Parity/Check Bit Input/Output 5
107 VSS VSS VSS VSS Ground
108 n/c n/c n/c CB12 Parity/Check Bit Input/Output 12
109 n/c n/c n/c CB13 Parity/Check Bit Input/Output 13
110 VCC VCC VCC VCC +5 VDC or +3.3 VDC
111 CAS CAS CAS CAS Column Address Strobe
112 /DQMB4 /DQMB4 /DQM4 /DQMB4 Byte Mask signal 4
113 /DQMB5 /DQMB5 /DQMB5 /DQMB5 Byte Mask signal 5
114 /S1 /S1 /S1 /S1 CHIP SELECT 1
115 RAS RAS RAS RAS ROW ADDRESS STROBE
116 VSS VSS VSS VSS Ground
117 A1 A1 A1 A1 Adres 1
118 A3 A3 A3 A3 Adres 3
119 A5 A5 A5 A5 Adres 5
120 A7 A7 A7 A7 Adres 7
121 A9 A9 A9 A9 Adres 9
122 BA0 BA0 BA0 BA0 BANK ADRESS 0
123 A11 A11 A11 A11 Adres 11
124 VCC VCC VCC VCC +5 VDC or +3.3 VDC
125 CK1 CK1 CK1 CK1 CLOCK SIGNAL 1
126 A12 A12 A12 A12 adres 12
127 VSS VSS VSS VSS Ground
128 CKE0 CKE0 CKE0 CKE0 CLOCK ENABLE SIGNAL 0
129 /S3 /S3 /S3 /S3 Chip select 3
130 /DQMB6 /DQMB6 /DQMB6 /DQMB6 Byte Mask signal 6
131 /DQMB7 /DQMB7 /DQMB7 /DQMB7 Byte Mask signal 7
132 A13 A13 A13 A13 Adres 13
133 VCC VCC VCC VCC +5 VDC or +3.3 VDC
134 n/c n/c n/c CB14 Parity/Check Bit Input/Output 14
135 n/c n/c n/c CB15 Parity/Check Bit Input/Output 15
136 n/c CB6 CB6 CB6 Parity/Check Bit Input/Output 6
137 n/c CB7 CB7 CB7 Parity/Check Bit Input/Output 7
138 VSS VSS VSS VSS Ground
139 DQ48 DQ48 DQ48 DQ48 Dane 48
140 DQ49 DQ49 DQ49 DQ49 Dane 49
141 DQ50 DQ50 DQ50 DQ50 Dane 50
142 DQ51 DQ51 DQ51 DQ51 Dane 51
143 VCC VCC VCC VCC +5 VDC or +3.3 VDC
144 DQ52 DQ52 DQ52 DQ52 Data 52
145 n/c n/c n/c n/c Not connected
146 DU DU DU DU Don't Use
147 n/c n/c n/c n/c Not connected
148 VSS VSS VSS VSS Ground
149 DQ53 DQ53 DQ53 DQ53 Dane 53
150 DQ54 DQ54 DQ54 DQ54 Dane 54
151 DQ55 DQ55 DQ55 DQ55 Data 55
152 VSS VSS VSS VSS Ground
153 DQ56 DQ56 DQ56 DQ56 Dane 56
154 DQ57 DQ57 DQ57 DQ57 Data 57
155 DQ58 DQ58 DQ58 DQ58 Data 58
156 DQ59 DQ59 DQ59 DQ59 Dane 59
157 VCC VCC VCC VCC +5 VDC or +3.3 VDC
158 DQ60 DQ60 DQ60 DQ60 Dane 60
159 DQ61 DQ61 DQ61 DQ61 Dane 61
160 DQ62 DQ62 DQ62 DQ62 Dane 62
161 DQ63 DQ63 DQ63 DQ63 Dane 63
162 VSS VSS VSS VSS Ground
163 CK3 CK3 CK3 CK3 Clock signal 3
164 n/c n/c n/c n/c Not connected
165 SA0 SA0 SA0 SA0 Serial Address 0
166 SA1 SA1 SA1 SA1 Serial Address 1
167 SA2 SA2 SA2 SA2 Serial Address 2
168 VCC VCC VCC VCC +5 VDC or +3.3 VDC

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